基于VHDL的MTM总线主模块有限状态机设计

摘要：为了能够更简洁严谨地描述MTM总线的主模块有限状态机的状态转换，同时减少FPGA芯片功耗，提高系统稳定性，文中在分析MTM总线结构和主模块有限状态机模型的基础上，基于VHDL语言采用“单进程”式对该有限状态机进行了设计，并在QuartusⅡ开发软件中实现了对语言代码的编译及程序的时序仿真和功能仿真；通过对仿真波形图的分析验证了该状态机设计的正确性和有效性。关键词：VHDL；MTM总线；有限状态机；主控制模块 MTM总线(Module Testing and Maintenance bus，MTMbus)是一种同步、串行、用于系统级的背板测试及维护总线，可以实现IEEE1149.5标准所规定的故障检测、容错以及扩展的命令集。该技术已经被美军“宝石柱”和“宝石台”计划的航空电子系统体系结构采用。 当前MTM总线主模块有限状态机主要采用VerilogHDL程序编写的状态机描述，Verilog HDL语言并不可以进行系统级的硬件描述。 VHDL是一种标准化的硬件描述语言，不仅可以用于系统级的硬件描述而且在设计系统硬件时没有嵌入与工艺有关的信息，在工艺更新时无须修改原设计程序。文中设计的状态机采用“单进程”式状态机描述，与“三进程”和“双进程”式相比可以有效地节省FPGA芯片的资源，从而进一步减少功耗，提高系统的稳定性。 通过简要分析MTM总线的基本结构、各模块间的通讯方式、主模块有限状态机模型基于VHDL语言设计了主模块有限状态机；并且利用QuartusⅡ9．0版本软件和Cyclone系列EP1C60240C6芯片对所设计的MTM总线主模块状态机的VHDL代码进行了时序仿真和功能仿真。1 MTM总线结构设计1．1 MTM总线的基本结构 MTM总线的基本结构如图1所示，总线定义了4条必选信号线和一条可选信号线，即MCTL(控制信号线)、MMD(主模数据信号线)、MSD(从模块数据信号线)、MCLK(时钟信号线)和MPR(请求暂停信号线)。

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MTM总线上的所有模块采用主从结构的通讯协议，该总线有且只能有一个主模块，最多可以有250个能够被独立寻址的从属模块。MTM总线多站点结构和寻址能力允许主模块一次可以寻址一个从模块、多个从模块(多点寻址方式)和所有的从模块(广播寻址方式)，并且与之通讯。M TM总线的主模块有限状态机是MTM总线主模块的核心控制单元，它控制着整个信息传输过程。MTM总线控者使用消息交换的方式与从模块进行通讯，消息是由一系列的包组成，包括一个头包，一个可选答应包和一系列数据包，包的长度为17位，高16位数据信息，最低位用于奇校验，消息包的控制必须由主模块控制。

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